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學習除法器

今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。



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網路上教的範例~除法器

module div(r1,r2,r3,pb,clk,x,y,ready) ;

input pb , clk;
input [3:0] x,y;
output [3:0]ready,r3,r2,r1;
wire pb;
wire[3:0] r1,r2,r3;
reg[3:0] r1,r2,r3,ready;
always
begin
@(posedge clk)
r1<=x ; r2<=0 ; ready=1; if (pb) begin while(r1>=1)
begin
@(posedge clk)
r1<=r1-y; @(posedge clk) r2<=r2+1; @(posedge clk) r3<=r2; end end end endmodule

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這學期目標

1. 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告.
2. 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告.
3. 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告.